电脑360p2sp.dll已损坏怎么回事
我的CAD老出现八进制错误是什么意思？
我的CAD老出现八进制错误是什么意思？
你看看AutoCAD里面的安装说明吧,我以前也出现过那样就是没按里面的操作所以就不行,每个版本不一样所以安装也不一样,我下面的是2002的
AutoCAD2002 简体中文版
运行平台:WINDOWS NT4、WINDOWS 2000、WINDOWS XP
1, 安装序列号 : 400-12345678 / T4ED6P
2, 安装完毕重新启动系统
3, 复制解密文件包内下面文件
acdb15.dll
acdbENU.xmx
acrx15.dll
acutil15.dll
到 C:/Program Files/Common Files/Autodesk Shared/
ddr3内存是什么意思？
概述
针对Intel新型芯片的一代内存技术（但目前主要用于显卡内存），频率在800M以上，和DDR2相比优势如下：
(1)功耗和发热量较小：吸取了DDR2的教训，在控制成本的基础上减小了能耗和发热量，使得DDR3更易于被用户和厂家接受。
(2)工作频率更高：由于能耗降低，DDR3可实现更高的工作频率，在一定程度弥补了延迟时间较长的缺点，同时还可作为显卡的卖点之一，这在搭配DDR3显存的显卡上已有所表现。
(3)降低显卡整体成本：DDR2显存颗粒规格多为4M X 32bit，搭配中高端显卡常用的128MB显存便需8颗。而DDR3显存规格多为8M X 32bit，单颗颗粒容量较大，4颗即可构成128MB显存。如此一来，显卡PCB面积可减小，成本得以有效控制，此外，颗粒数减少后，显存功耗也能进一步降低。
(4)通用性好：相对于DDR变更到DDR2，DDR3对DDR2的兼容性更好。由于针脚、封装等关键特性不变，搭配DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低成本大有好处。
目前，DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。
编辑本段设计
一、DDR3在DDR2基础上采用的新型设计：
DDR3
1．8bit预取设计，而DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz。
2．采用点对点的拓朴架构，以减轻地址/命令与控制总线的负担。
3．采用100nm以下的生产工艺，将工作电压从1.8V降至1.5V，增加异步重置（Reset）与ZQ校准功能。
二、DDR3与DDR2几个主要的不同之处 ：
1.突发长度（Burst Length，BL）
由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，而对于DDR2和早期的DDR架构系统，BL4也是常用的，DDR3为此增加了一个4bit Burst Chop（突发突变）模式，即由一个BL4的读取操作加上一个BL4的写入操作来合成一个BL8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
2.寻址时序（Timing）
就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2～5之间，而DDR3则在5～11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0～4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。
3.DDR3新增的重置（Reset）功能
重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界很早以前就要求增加这一功能，如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有操作，并切换至最少量活动状态，以节约电力。
在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。
4.DDR3新增ZQ校准功能
ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎（On-Die Calibration Engine，ODCE）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校准。
5.参考电压分成两个
在DDR3系统中，对于内存系统工作非常重要的参考电压信号VREF将分为两个信号，即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ，这将有效地提高系统数据总线的信噪等级。
6.点对点连接（Point-to-Point，P2P）
这是为了提高系统性能而进行的重要改动，也是DDR3与DDR2的一个关键区别。在DDR3系统中，一个内存控制器只与一个内存通道打交道，而且这个内存通道只能有一个插槽，因此，内存控制器与DDR3内存模组之间是点对点（P2P）的关系（单物理Bank的模组），或者是点对双点（Point-to-two-Point，P22P）的关系（双物理Bank的模组），从而大大地减轻了地址/命令/控制与数据总线的负载。而在内存模组方面，与DDR2的类别相类似，也有标准DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记本电脑）、FB-DIMM2（服务器）之分，其中第二代FB-DIMM将采用规格更高的AMB2（高级内存缓冲器）。
面向64位构架的DDR3显然在频率和速度上拥有更多的优势，此外，由于DDR3所采用的根据温度自动自刷新、局部自刷新等其它一些功能，在功耗方面DDR3也要出色得多，因此，它可能首先受到移动设备的欢迎，就像最先迎接DDR2内存的不是台式机而是服务器一样。在CPU外频提升最迅速的PC台式机领域，DDR3未来也是一片光明。目前Intel所推出的新芯片-熊湖(Bear Lake)，其将支持DDR3规格，而AMD也预计同时在K9平台上支持DDR2及DDR3两种规格。
编辑本段发展
早在2002年6月28日，JEDEC就宣布开始开发DDR3内存标准，但从目前的情况来看，DDR2才刚开始普及，DDR3标准更是连影也没见到。不过目前已经有众多厂商拿出了自己的DDR3解决方案，纷纷宣布成功开发出了DDR3内存芯片，从中我们仿佛能感觉到DDR3临近的脚步。而从已经有芯片可以生产出来这一点来看，DDR3的标准设计工作也已经接近尾声。
半导体市场调查机构iSuppli预测DDR3内存将会在2008年替代DDR2成为市场上的主流产品，iSuppli认为在那个时候DDR3的市场份额将达到55%。不过，就具体的设计来看，DDR3与DDR2的基础架构并没有本质的不同。从某种角度讲，DDR3是为了解决DDR2发展所面临的限制而催生的产物。
由于DDR2内存的各种不足，制约了其进一步的广泛应用，DDR3内存的出现，正是为了解决DDR2内存出现的问题，具体有：
更高的外部数据传输率
更先进的地址/命令与控制总线的拓朴架构
在保证性能的同时将能耗进一步降低
为了满足这些要求，DDR3内存在DDR2内存的基础上所做的主要改进包括：
8bit预取设计，DDR2为4bit预取，这样DRAM内核的频率只有接口频率的1/8，DDR3-800的核心工作频率只有100MHz。
采用点对点的拓朴架构，减轻地址/命令与控制总线的负担。
采用100nm以下的生产工艺，将工作电压从1.8V降至1.5V，增加异步重置（Reset）与ZQ校准功能。
编辑本段DDR3内存的技术改进
逻辑Bank数量
DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。
封装（Packages）
DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。
突发长度（BL，Burst Length）
由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL4的读取操作加上一个BL4的写入操作来合成一个BL8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
寻址时序（Timing）
就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。